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Aldec Riviera v2007 06 英文正式版(單內核VHDL/Verilog和EDIF混合仿真器軟體)

破解說明:
破解檔放置於crack夾內,請將破解檔複製於主程式的安裝目錄內既可破解
內容說明:
Aldec公司的Riviera是業界獨特的單內核VHDL/Verilog和EDIF混合仿真器!包括幾個獨立
的應用程式，這些程式能支援VHDL、 Verilog和來自一個公用內核EDIF混合仿真、HDL編
輯程式、圖解波形取景程式，和庫管理工具。 這種工具的特點是能進行源碼調試、斷點
設置、通過文件重排序來進行編譯， 並能通過仿真數據直接將VHDL和Verilog 及它們關
係的詳細顯示出來。
英文說明:
Riviera is a high-performance ASIC and large FPGA verification solution
with a common kernel simulator that supports VHDL, Verilog, EDIF,
SystemC, SystemVerilog, SVA, OVA and PSL, in a unified advanced
debugging environment.

Extensive Language Support
Compilation
Simulation
Simulation Databases
Debugging
Scripting and Batch Processing
Support for C/C++/SystemC
Assertion Based Verification
Code Coverage
Expression Coverage
Profiler
Partner Interfaces
64-bit Computing
Linting
STARC Lint for Verilog
Simulate Synplicity Encrypted IP
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